پاورپوینت درمورد پیاده سازی مدارهای منطق فازی

اختصاصی از سورنا فایل پاورپوینت درمورد پیاده سازی مدارهای منطق فازی دانلود با لینک مستقیم و پر سرعت .

لینک دانلود و خرید پایین توضیحات

دسته بندی : پاورپوینت

نوع فایل :  .ppt ( قابل ویرایش و آماده پرینت )

تعداد اسلاید : 27 اسلاید

---

 قسمتی از متن .ppt : 

پیاده سازی مدارهای منطق فازی

ارایه دهنده

طاهره حقیقی فر

عناوین مورد بحث

مقدمه

پیاده سازی دیجیتالی مدارهای منطق فازی

Digital Implementation of Fuzzy Logic Circuits

پیاده سازی آنالوگ مدارهای منطق فازی

Analog Implementation of Fuzzy Logic Circuits

پیاده سازی ترکیبی دیجیتال / آنالوگ سیستم های فازی

Mixed Digital /Analog Implementation of Fuzzy Systems

استراتژی اتوماتیک CAD برای طراحی مدارهای منطق فازی

CAD Automation for fuzzy Logic circuits design

پیاده سازی شبکه های عصبی سیستم های فازی

Neural Networks Implementing Fuzzy systems

مقدمه

پیشرفت های اخیر در تئوری منطق فازی الگوریتم هایی را بر مبنای قانون در قلمرو گسترده ای از کاربردها فراهم کرده است . یافته های بسیاری در طی 10 سال گذشته طرح و معرفی شده است . کنترل فازی می تواند عملکرد خوبی را در مدت زمان کوتاهی در انواع کاربردهای جهانی معرفی و ثابت کند .

بیشتر سازندگان پردازنده محیط های نرم افزاری برای توسعه و شبیه سازی کاربردهای فازی روی میکرو کنترلرهای سازگار تهیه کرده اند .

از این کنترلرها می توان کنترلر نوع ممدانی را نام برد . او در قلمرو کاربردی تئوری فازی را برای سیستم های تکنیکی نیز گسترش داد . در حالیکه بیشتر دانشمندان کاربردهای این منطق را محدود به قلمروی غیر تکنیکی می دانستند . علاوه براین کنترلر می توان کنترلر نوع سوگنو را نام برد که بر اساس متدی بود که سوگنو و تاکاگی با هم ارائه دادند .

طراحی مدارهای مجتمع اختصاصی فواید بسیاری دارند . و به این دلیل است که کاربردهای آن نیاز به همروندی و سرعت پردازش بالایی دارند . طراحان در این زمینه سعی می کنند که یک واژه واقعی برای کامپیوترهای فازی ارائه دهند ( گاهی اوقات به آنها کامپیوترهای نسل ششم می گویند ).

معماری این پردازنده ها به ترتیب شامل سه مرحله زیر است :

فازی کردن (Fuzzification) – استنباط (Inference) – از فازی بیرون آوردن (Defuzzification)

کنترلرهای فازی براساس یکسری اطلاعات که شامل قوانین و توابع عضویت و همچنین پارامترهای پیکربندی سیستم است کار کنترل خود را انجام می دهد .

پاورپوینت تحلیل فضای شهری - طراحی پارک پیاده رو بابلسر

اختصاصی از سورنا فایل پاورپوینت تحلیل فضای شهری - طراحی پارک پیاده رو بابلسر دانلود با لینک مستقیم و پر سرعت .

پاورپوینت حاوی 31 اسلاید میباشد ...

تحقیق درباره CU

اختصاصی از سورنا فایل تحقیق درباره CU دانلود با لینک مستقیم و پر سرعت .

لینک دانلود و خرید پایین توضیحات

فرمت فایل word  و قابل ویرایش و پرینت

تعداد صفحات: 8

- پیاده سازی

: (CU) Control Unit

در طرح واحد کنترل، دو روش اساسی وجود دارد که عبارتند از: روش Hard-Wired و روش Microprogrammed . طراح باید از همان ابتدا مشخص کند که از چه روشی برای طراحی واحد کنترل استفاده می نماید. در این آزمایش پردازنده را با استفاده از روش Hard-Wired طراحی کردیم.

- اطلاعاتی که واحد کنترل نیاز دارد تا بر اساس آن ها بتواند سیگنال های کنترلی را برای بخش های درونی و بیرونی پردازنده تولید کند:

1- کد دستورالعمل: واحد کنترل از کد دستورالعمل می فهمد که چه عملیاتی باید در پردازنده اجرا شود. در این پردازنده ساده ما از 4 دستورالعمل ADD,SUB,LOAD,OUT استفاده می کنیم و برای راحت تر شدن پردازش کد دستورالعمل را 4 بیت در نظر می گیریم و کد دستورات را به صورت زیر در نظر می گیریم تا دیگر نیازی به رمزگشایی کد دستورالعمل(Decode) نباشد:

ADD:= 0001 , SUB:=0010 , LOAD:=0100 , OUT:=1000

2- اطلاعات زمانی: که مرحله زمانی اجرای دستورالعمل را نشان می دهد. در پردازنده طراحی شده به زمان های T1.T2…T6 نیاز داریم. با استفاده از یک Sequence Counter زمان های T1 تا T6 را بوجود می آوریم و با کمک Decoder آن را رمزگشایی می کنیم.

واحد کنترل، وظیفه دادن فرامین و هماهنگی های لازم را برای انجام مراحل سه گانه فراخوانی (Fetch)، رمزگشایی ( (Decode و اجرا (Execute) بر عهده دارد.

یک ریزعمل ساده ترین عملیاتی است که در یک پالس زمانی قابل اجراست، پس در هر پالس زمانی باید سیگنال های کنترلی که منجر به انجام ریزعمل مورد نظر می شوند را فعال کنیم.

با نوشتن RTL های مربوط به هر قسمت جدول زیر حاصل می شود.

برای مثال طبق جدول زیربرای عمل جمع به 3 ریزعمل نیاز داریم: اول اینکه آدرسXX به MAR منتقل شود در مرحله دوم مقدار خانه MAR ام حافظه به رجیستر B منتقل شود و در پایان حاصل جمع اکومولاتور و B به اکومولاتور منتقل شود.

Micro operation

Instruction

LO

LB

EU

SU

EA

LA

EI

LI

CE

LM

EP

CP

MAR ( PC

PC( PC+1

IR(M[MAR]

FETCH

*

*

*

*

*

T1

T2

T3

MAR(XX

B(ROM[XX]

A(A+B

ADD XX

*

*

*

*

*

*

*

T4

T5

T6

MAR(XX

B(ROM[XX]

A(A-B

SUB XX

*

*

*

*

*

*

*

T4

T5 T6

MAR(XX

A(ROM[XX]

LOAD XX

*

*

*

*

T4

T5

T6

(A

OUT

*

T4

با توجه به جدول مدار واحد کنترل را رسم می کنیم. هر پایه کنترلی در زمان مشخص و برای دستور خاصی فعال می شوند. مثلاً پایه CE زمانی فعال می شود که یا در لحظه T3 باشیم ، یا درT5 و دستور ADD باشیم ، یا درT5 و دستور SUB باشیم و یا درزمانT5 دستور LOAD در حال اجرا باشد. این را به صورت یک OR چهار ورودی که ورودی هایش از T3و خروجی های 3 AND حاصل می شود پیاده سازی می کنیم.

یادآوری می کنم که خروجی Decoder استفاده شده Active low است ، به همین دلیل خروجی های Decoder را NOT کرده سپس آن ها را به عنوان Ti ها استفاده می کنیم.

در نهایت مداری به شکل زیر حاصل می شود.

- برای تست این واحد به صورت مجزا مثلاً ورودی ADDرا به Vcc و SUB وLOAD OUT را به زمین وصل می کنیم. برای اینکه در هر لحظه بدانیم در پالس چندم هستیم، خروجی های Counter را به 7-segment وصل می کنیم. فرکانس clk مدار را به گونه ای تنظیم می کنیم که زمان کافی برای مشاهده نتیجه داشته باشیم. پایه های کنترلی را نیز به LED های روی برد وصل می کنیم تا فعال و غیر فعال بودنشان در هر لحظه قابل بررسی باشد. سپس مشاهده می کنیم که مثلاً در لحظه T5 (وADD ) پایه های CE , LB فعالند.

پیاده سازی MAR :

MAR ,محلی از cpu است که آدرس) دستورات وdata ) در آن قرار می گیرد. آدرس ها از طریق bus در MAR قرار می گیرد. اما ما بوسیله ی یک پایه ی کنترلی مشخص می کنیم که چه موقع محتوای BUS در MAR قرار بگیرد.در واقع برای پیاده سازی MAR از یک بافر 74244 و یک رجیستر 74374 استفاده می کنیم. محتوای BUS در داخل بافر قرار می گیرد و ما با فعال کردن پایه ی out put Enable بافر مشخص می کنیم که چه موقع این محتوا در رجیسترمان قرار بگیرد.

در این جا چون تعداد خانه های مورد استفاده ی EPROM از 16 کمتر است پس تنها 4 خط آدرس کافی است .در نتیجه تنها از 4 بیت MAR استفاده می کنیم .

تحقیق درباره تعیین ضخامت سنگفرش0

اختصاصی از سورنا فایل تحقیق درباره تعیین ضخامت سنگفرش0 دانلود با لینک مستقیم و پر سرعت .

لینک دانلود و خرید پایین توضیحات

فرمت فایل word  و قابل ویرایش و پرینت

تعداد صفحات: 70

برای تعیین ضخامت مؤثر سنگفرش پیاده روی موجود بر حسب ضخامت HMA، یک یا چند ضریب تبدیل باید یافت شود. اگر پیاده روی موجود عمق کامل باشد، روش 1، بر اساس شاخص سرویس دهی موجود (PSI) روی موجود، می تواند برای تعیین ضریب تبدیل بکار برود در غیر اینصورت، روش 2 بر اساس شرایط فردی هر لایه، باید بکار برود تا ضریب تبدیل هر لایه مشخص گردد.

روش1: شکل 13.2 ضرایب تبدیل C را برای پیاده روهای آسفالت با عمق کامل بر اساس پیاده رویی موجود در زمان over lay را می دهد، دو منحنی در شکل، تفاوت در عملکرد را پس از قرار دادن over lay را نشان می دهد. منحنی بالایی، خط A، پیاده روها را با یک میزان کاهش یافته تغییر در PSI در مقایسه با میزان تغییر آنها قبل از over lay را نشان می دهد. منحنی پایینی، خط B، یک میزان تغییر در PSI حدود همان مقدار قبل از over lay را نشان می دهد و بنابراین تا حدی محافظه کارانه است. انتخاب بین دو منحنی موضوع قضاوت و تجربه است. ضرایب تبدیل نشان داده شده در شکل 13.2 فقط برای HMA بکار می رود. اگر مخلوط های آسفالت امولسینهای شده استفاده شوند، ضرایب اکی والان نشان داده شده در جدول 13.2 باید استفاده گردد. ضخامت مؤثر هر لایه موجود با ضرب کردن ضخامت واقعی هر لایه در ضریب تبدیل و ضریب اکی والانسی مناسب بدست می آید. کل ضخامت مؤثر توسط

جمع کردن ضخامت مؤثر مجزایی تمام لایه های سنگفرش بدست می آید:

(13.5)

h و c وE ضخامت، ضریب تبدیل و ضریب اکی والانسی لایه i وn تعداد کل لایه ها است.

مثال13.2:

عمق سنگفرش آسفالت(عمق کامل) شامل یک HMA 2 اینچ و یک بستر base آسفالت امولسیفای نوع II اینچی6 قرار است روکش over lay شود.

جواب:

از شکل 13.2، بر اساس خطA و 0.6 بر اساس خط B است.از جدول 13.2، ، از معادله 13.5، . بر اساس خط A و . بر اساس خط B است. اگر c متوسط بکار رود .

روش2 : در این روش شرایط هر لایه مجزا ارزیابی می شود و ضریب تبدیل

مناسب c از جدول 13.3 بدست می آید. شبیه به معادله 13.5 ضخامت مؤثر چنین بدست می آید:

(13.5)

روش 2 می تواند برای سنگفرش های عمق کامل استفاده شود. اگر PSI معلوم باشد. هر دو روش 1 و2 استفاده و مقایسه شود. اگر چه تغییرات در مقادیر نشان داده شده در جدول 13.3 بر اساس تحلیل شهودی است، ولی تجربه نشان داده است که آنها برای طراحی over lay مفید می باشند.

مثال 13.3

ضخامت مؤثر یک سنگفرش شامل یک سطح 4 in HMA ای، یک بستر 6 in ای(152mm) و یک زیر بستر sub base قلوه سنگ شکسته crushed gravel را تعیین نمایید.

تحقیق درباره شبیه سازی و پیاده سازی مدار سخت افزار پایه به کمک VHDL

اختصاصی از سورنا فایل تحقیق درباره شبیه سازی و پیاده سازی مدار سخت افزار پایه به کمک VHDL دانلود با لینک مستقیم و پر سرعت .

لینک دانلود و خرید پایین توضیحات

فرمت فایل word  و قابل ویرایش و پرینت

تعداد صفحات: 38

چکیده

شبیه سازی و پیاده سازی مدار سخت افزار پایه به کمک VHDL .

در این پروژه یک مدار سخت افزاری با 17 ورودی و 2 خروجی از نوع qit کد نویسی و شبیه سازی شده و برای پیکربندی روی چیپ های FPGA یا CPLD آماده شده است .

کد نویسی این مدار بوسیله زبان VHDL و شیه سازی آن بوسیله نرم افزار model sim صورت گرفته است . مراحل آنالیز و سنتز قطعه کد های VHDL توسط دو برنامه foundation 2.1و FPGA express از شرکت xilinx انجام شده است .

در صفحات بعدی این مقاله هر قسمت از روال فوق را که عبارت اند از : کد نویسی اولیه و مشکلات کامپایل ، آنالیز قطعه کدهای غیر استاندارد ، استاندارد کردن قطعه کدها و سنتز آنها می باشد . بطور کامل توضیح داده ام . همچنین در پایان در قسمت اجرایی نحوه تولید فایل باینری نهایی جهت برنامه ریزی روی چیپ XC4005XLPC84 که یک FPGA از خانواده XC4000XL است را مشاهده می کنید .

امید دارم با مطالعه این مقاله به اطلاعات شما در این زمینه افزوده شود .

مقدمه

طی چند دهه اخیر ،مدارهای الکترونیکی پیشرفت قابل ملاحظه ای داشته اند . با پیچیده تر شدن هرچه بیشتر این مدارها ،نیاز به یافتن روشهایی است که سیستمها را بتوان با مجتمع سازی و جزئیات بیشتر طراحی و پیاده سازی نمود. قطعات قابل برنامه ریزی و FPGA ها ،آی سی هایی هستند که به تبع این پیشرفتها به بازار عرضه شده اند . هزینه ساخت کم و جزئیات زیاد این آی سی ها نسبت به حجم آنها،همچنین قابلیت برنامه ریزی شدن این قطعات بوسیله برنامه های نرم افزاری معمول و نرم افزارهای طراحی شماتیک باعث افزایش کاربرد این قطعات شده است . چنین پیش بینی می شود که با وجود این پیشرفت،آینده در تسخیر این قطعات قرار گیرد تا جائیکه بتوان بوسیله آنها تمامی یک سیستم پیچیده را به سادگی طراحی و اجرا نمود .

در این میان زبان توصیف سخت افزاری VHDL نقش مهمی را در طراحی و شبیه سازی مدارات سخت افزاری به عهده دارد . در این قسمت لازم می دانم تا توضیحی اجمالی از نحوه عملکرد و مزایای این زبان به شما ارائه کنم .

مروری بر VHDL

VHDLروش توسعه یافتهای از توصیف رفتار سیستمهای منطقی به وسیله روابط منطقی است . این زبان بسیاری از مشخصه های روابط منطقی و روابط حالت را در درون خود دارد .

زبان VHDL امروزه به عنوان استاندارد صنعتی MIL STD 454L معرفی شده است و تمامی طرحهای ASIC مربوط به دپارتمان دفاع ایالت متحده آمریکا باید طبق این زبان استاندارد نوشته شوند .

این زبان به عنوان قسمتی از پروژه VHSIC (مدارهای مجتمع با سرعت خیلی بالا ) ارائه شده است و به وسیله آن می توان ASICهای پیچیده را بدون مراجعه به تکنولوژی مشخصی ،تعریف و شبیه سازی نمود . زمانی که یک مدار به وسیله این زبان تعریف می گردد . می توان آنرا به هر پروسه منطقی و یا بر روی ماژولهای طراحی شده توسط هریک از تولیدکننده های ابزارهای منطقی انتقال داد .

(VHSIC HDL) VHDL یک سیستم منطقی را بصورت ساختار بالا باپائین توصیف می کند . برای بدست آوردن توصیفی از یک سیستم به صورت ساختار بالا به پایین ،سیستم را به صورت مجموعة ای از زیرسیستمها تقسیم می کنیم که بوسیله یک سری رابطه به هم متصل می گردند هریک از این زیرسیستمهای بالایی را می توان به توابع و زیرسیستمهای کوچکتر تقسیم کرد . این عمل همچنان ادامه می یابد تا به پائین ترین سطح از سیستم دست بیابیم که در این سطح هریک از سیستم ها را می توان بوسیله گیتها و ماژولهای آماده دیگر طراحی نمود .

به این ترتیب ، بدلیل آنکه هریک از طبقات این ساختار منطقی به صورت یکتا مشخص شدهاند ،هریک از آنها را میتوان به تنهایی شبیه سازی نمود و تابع منطقی اجرا شده بوسیله آنها را آزمایش کرده و خطاهای احتمالی را برطرف نمود . ابتدا صحت عملکرد پایین ترین طبقه این سیستم را آزمایش کرده و با ترکیب زیر سیستمهای پایین تر به زیرسیستمهای پیچیده تر می رسیم تا جائیکه به طرح سیستم موردنظر که در بالاترین طبقه این ساختار وجود دارد برسیم . پس از انجام این عمل ، به مرحله ترکیب می رسیم که در آن کل طرح را پیاده کرده وسپس برای بدست آوردن پارامترهای زمانی آن ،عمل شبیه سازی را انجام می دهیم .

این طرح سلسله مراتبی به طراح اجازه می دهد تا بدون مشخص کردن نوع تکنولوژی ابزارهای استفاده شونده و یا قسمت کردن طرح به ابزارهای مختلف ،بتواند سیستم را به طور کامل تعریف نماید . به این ترتیب ، می توان یک سیستم کامل را بدون مشخص کردن یک ابزار خاص تعریف و آزمایش کرد . ماژولها به صورت جداگانه طراحی می شوند و می توان از آنها در طرحهای آینده نیز استفاده نمود . به عبارت دیگر برای هر طرح کتابخانه ای از توابع وجود دارد که می توان آنها را برای استفاده آینده ذخیره کرد. در این پروژه نیز از توابع و جداول و کتابخانه های مجتمع تحت عنوان basic-utility استفاده شده است .

در زمان حاضر تعدادی از زبانهای توصیف کننده مدارات سخت افزاری مانندVerilog , TI – HDL ,TEGAS , CONLAN , CDL , AHDL وجود دارند که در این میان زبانهای , AHDL,Verilog ABEL از کاربرد و اهمیت بیشتری برخوردارهستند . با تحقیقاتی که تاکنون انجام داده ام ، از نظر من زبان VHDL قویترین و پر کاربردترین زبانهای توصیفگر سخت افزار است که امکانات زیادی را به کاربر می دهد تا مدار سخت افزاری مورد نظر خود را هر چه که پیچیده باشد بواسطه این زبان توصیف کرده و کد نویسی کند . البته کار با زبان VHDL برای کسانی که تازه پا به این عرصه گذاشته اند کمی دشوار است و ممکن است با خطاهای زیادی درطول کد نویسی و کامپایل روبرو شوند . لذا شناخت کامل و دقیق این زبان و مزایای آ‌ن نسبت به سایر روشهای توصیفی را ، دارای اهمیت زیادی می دانم . زیرا اگر ما در قسمت شبیه سازی و کد نویسی مدار سخت افزاری بوسیله VHDL دچار اشکال شویم یا مدار سخت افزاری را بصورت استاندارد کد نویسی نکنیم اگر چه که قطعه کد قابل کامپایل و شبیه سازی باشد ولی در قسمت آنالیز و سنتز قطعه کدها با مشکلات زیاد و غیرقابل حلی مواجه می شویم که در برخی اوقات ما رامجبورمی کنند تا طرح هود را دوباره به یک روش دیگری کد نویسی کنیم . همانطور که در عنوان پروژه ذکر شده ، کار اصلی اینجانب شبیه سازی و کدنویسی یک مدار سخت افزاری بوده که به مرحله سنتز و آماده برای پیکر بندی روی چیپ های FPGA یا CPLD رسیده است .

در ابتدا سعی شده تا مدار سخت افزاری نمونه که یک Voter هوشمند است ( انتخابگر و تولید کننده خروجی از بین چند ورودی ) بوسیله زبان توصیف سخت افزاری VHDL کد نویسی شود .

این کار با در نظر گرفتن تمامی تاخیر های ممکن از اعمال ورودی تا فراهم شدن خروجی آن انجام گرفته است . سپس قطعه کدهای حاصل شده بوسیله برنامه کامپیوتری model sim شبیه سازی شده و با اعمال ورودی به برنامه خروجی آن تولید شده و خطاهای احتمالی مدار چه از نظر منطقی و چه از نظر مدت زمان تاخیر شناسایی شده و رفع گردیده است .

پس از اتمام کار شبیه سازی توسط برنامه کامپیوتری model sim و اطمینان از صحت عملکرد آن ، قطعه کدها را به صورت استاندارد و قابل سنتز برای پیکر بندی روی چیپ های FPGA یا CPLD تبدیل کرده ام .

کار آنالیز و سنتز قطعه کدها به کمک دو برنامه کامپیوتری ساخته شرکت xilinx با نامهای FPGA expresss و foundation 2.1 انجام گرفته است .

طرحهای سطح گیت مدار اصلی و اجزاء آن توسط نرم افزار FPGA express تولید شده که درصفحات این مقاله به چاپ رسیده است .

همچنین فایل باینری نهایی برای پیکر بندی روی چیپ ها توسط نرم افزار foundation 2.1 تولید شده که نمونه آن را نیز می توانید درپیوست ؟ مشاهده بفرمایید . کلیه عملیات و گزارشاتی که در طی این روال تولید شده را تا جای ممکن در صفحات اصلی این مقاله شرح داده ام .